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R520A
R520A
RISC-V 32位架构IP
R520A:
奕斯伟计算R520A 32位功能安全处理器是一款高性能32位RISC-V车规级多核实时CPU IP产品，具备ISO-26262汽车功能安全ASIL-D等级认证。
支持RV32GCBP指令集，支持Zfh（半精度浮点）、Zicbom（缓存操作）、Zicond（条件执行）、Zicsr（CSR读写）、Zifence（取指屏障）、SmePMP（加强版地址保护）、SPMP（监督模式地址保护）、SBA（系统总线访问）等官方扩展；
支持PPMA（可编程地址属性检查）、缓存一致性功能、Stack Monitor（栈监控）、ESWIN Sight（内部信号洞察）、N-Trace（指令流跟踪）等功能；
支持Dual-Core LockStep（双核锁步），具备Split/Lock两种模式。在 Dual-Core Lock 模式下，每两个R500A 内核步调一致，可在系统运行时进行故障检测和上报，由集成环境决定错误的过滤和处理；在 Dual-Core Split 模式下，R500A 内核能够通过配置解耦，独立执行不同的指令序列，提升处理性能，匹配更多应用场景；
支持多种功能安全机制：总线接口保护、SRAM接口保护和非安全模块隔离；
可运行各类RTOS、μClinux等实时操作系统，还兼容支持SPMP的Linux操作系统；
适用于对中断处理速度有高要求的设计中，例如工业控制、医疗设备控制、存储设备控制、Modem、5G通信、流媒体传输等，特别适用于车载ECU/DCU、车规级IC设计领域。
支持RV32GCBP指令集，支持Zfh（半精度浮点）、Zicbom（缓存操作）、Zicond（条件执行）、Zicsr（CSR读写）、Zifence（取指屏障）、SmePMP（加强版地址保护）、SPMP（监督模式地址保护）、SBA（系统总线访问）等官方扩展；
支持PPMA（可编程地址属性检查）、缓存一致性功能、Stack Monitor（栈监控）、ESWIN Sight（内部信号洞察）、N-Trace（指令流跟踪）等功能；
支持Dual-Core LockStep（双核锁步），具备Split/Lock两种模式。在 Dual-Core Lock 模式下，每两个R500A 内核步调一致，可在系统运行时进行故障检测和上报，由集成环境决定错误的过滤和处理；在 Dual-Core Split 模式下，R500A 内核能够通过配置解耦，独立执行不同的指令序列，提升处理性能，匹配更多应用场景；
支持多种功能安全机制：总线接口保护、SRAM接口保护和非安全模块隔离；
可运行各类RTOS、μClinux等实时操作系统，还兼容支持SPMP的Linux操作系统；
适用于对中断处理速度有高要求的设计中，例如工业控制、医疗设备控制、存储设备控制、Modem、5G通信、流媒体传输等，特别适用于车载ECU/DCU、车规级IC设计领域。
特性
| 特性 | 描述 | ||||
| 指令集架构 | RV32 IMAC(B)(FDZfh)(P)_Zicsr_Zifencei_Zicbom_(Zicond) _Zilsd |
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| 流水线 | 6级超标量顺序双发射流水线，带分支预测器（Branch Predictor） | ||||
| 模式 | 机器模式（Machine-mode）、监督模式（Supervisor-mode）、用户模式（User-mode） | ||||
| 安全 | PMP保护区域最高可达16个，SPMP保护区域最高可达16个； 支持 PPMA (Programmable Physical Memory Attributes) 检查 |
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| 指令紧密集成存储 (ITIM) | 0-16MB大小可配，ECC 可选 | ||||
| 数据紧密集成存储 (DTIM) | 0-16MB大小可配，ECC 可选 | ||||
| L1 指令缓存(L1 I$) | 0KB-128KB大小可配置, 两路组相连64B Cacheline，ECC 可选 | ||||
| L1 数据缓存(L1 D$) | 0KB-128KB大小可配置, 四路组相连64B Cacheline，ECC 可选 | ||||
| 浮点运算单元 (FPU) | 支持双精度、单精度，以及RISC-V Zfh半精度浮点拓展 | ||||
| 数字信号处理单元 (DSP) | 支持全量的RISC-V RV32P拓展 | ||||
| 中断 | 支持CLIC 中断控制器，每个核心至多支持1008个快速中断 支持PLIC 中断控制器，至多支持1024个外部中断源 支持可恢复的NMI不可屏蔽中断 |
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| 调试跟踪 | 调试模块（Debug module）支持JTAG/cJTAG、SBA（System Bus Access Port）； 跟踪模块（Trace module）支持RISC-V N-Trace |
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| 总线接口 | 1. 闪存接口（Flash Port）：128位只读AXI主接口 2.内存接口（Memory Port）：128位AXI主接口 3.外设接口（Peripheral Port）：32位AXI主接口 4.前置接口（Front Port）：128位AXI从接口，用于外部主机访问ITIM 和DTIM 5. Debug SBA接口（SBA Port）：64位AXI主接口，用于Debug SBA访问外部系统存储 |
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| CoreMark（CoreMarks/MHz） | 5.79 | ||||
| Dhrystone-Legla（DMIPS/MHz） | 2.55 | ||||
京公网安备 11030102011303号