E200
RISC-V 32-bit 아키텍처IP
E200:
ESWIN Computing E200 32비트 범용 마이크로프로세서는 저전력、고성능의 32비트 RISC-V 임베디드 CPU IP 제품입니다.
경량 임베디드 마이크로컨트롤러용으로 설계된 E200은 L1 캐시、B 확장、F 확장、Zicbom 확장（캐시 블록 관리 작업） 및 보안 강화를 위한 Smepmp 확장을 통해 향상된 성능을 제공합니다.
경량 임베디드 마이크로컨트롤러용으로 설계된 E200은 L1 캐시、B 확장、F 확장、Zicbom 확장（캐시 블록 관리 작업） 및 보안 강화를 위한 Smepmp 확장을 통해 향상된 성능을 제공합니다.
특성
| 특성 | 설명 | ||||
| 명령어 집합 아키텍처 | RISC-V 32-bit IMAC(B)(F) | ||||
| 모드 | 머신모드，유저모드 | ||||
| 보안 | Smepmp 를 지원하며, 0~16개의 PMP영역을 구성 가능합니다. PPMA(Programmable Physical Memory Attributes) 검사를 지원합니다 | ||||
| 파이프라인 | 2단계 파이프라인 | ||||
| 프로세서메모리 | TIM0과 TIM1, 사이즈 설정 가능(0KB-128MB); ECC 옵션 | ||||
| L1 명령어 캐시 (L1 I$) | 사이즈 설정 가능（4KB-128KB）; 패리티/ ECC 옵션 | ||||
| L1 데이터 캐시 (L1 D$) | 사이즈 설정 가능（4KB-128KB）; 패리티/ ECC 옵션 | ||||
| 인터럽트 | 코어 로컬 인터럽트 컨트롤러(CLIC): 최대 112개의 인터럽트 요청과 비마스킹 가능 인터럽트(NMI)를 지원합니다 | ||||
| 디버그 | 디버그 모듈（Debug module）JTAG/cJTAG 지원 | ||||
| 버스 인터페이스 | 1.ICache 포트: 32비트 AHB 마스터 인터페이스 2.DCache 포트: 32비트 AHB 마스터 인터페이스 3.ICache 포트와 DCache 포트는 하나의 시스템 포트로 결합 가능: 32비트 AHB 마스터 인터페이스 4.주변 장치 포트: 32비트 AHB 마스터 인터페이스 5.프론트 포트: 32비트 AHB 슬레이브 인터페이스, TIMs 외부 접근용 |
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| CoreMark（CoreMarks/MHz） | 4.65 | ||||
| Dhrystone-Legal（DMIPS/MHz） | 1.90 | ||||
京公网安备 11030102011303号