RISC-V CPU IP
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S500A
S500A
RISC-V 64-bit 아키텍처IP
S500A:
ESWIN Computing S500A 64-bit 기능 안전 프로세서는 64-bit RISC-V 자동차 등급 CPU IP입니다.

S500 기반으로 ASIL-B 기능 안전 표준을 충족합니다.

자체 개발한 9 스테이지 파이프라인 듀얼 이슈 아키텍처, 3스테이지 Cache 아키텍처를 채택하며 최대 옥타 코어를 지원하고 SMP를 지원합니다.

신뢰할 수 있는 실행 환경을 지원하며 시스템 보안 요구 사항을 충족합니다.

기능 디버깅을 위해 옵션 E-Trace/N-Trace의 디버깅 기능을 지원합니다.

ECC보호를 지원하며 하드웨어 보안 요구 사항을 충족합니다.

Linux 등 MMU 지원이 필요한 운영 체제를 실행할 수 있습니다. 에너지 효율이 높고 넓은 영역에 적용할 수 있는 특징을 가지고 있으며 AIoT 에지 컴퓨팅, 네트워크 장비 및 베이스밴드 커뮤니케이션 등 분야에 적용할 수 있습니다.
S500A
특성
특성 설명
명령어 집합 아키텍처 RV64 GCB(V)
멀티 코어 듀얼 코어,쿼드 코어,헥사 코어, 옥타 코어 옵션
모드 기계 모드(Machine-mode), 슈퍼바이저 모드(Supervisor-mode), 유저 모드(User-mode)지원
보안 ESWIN신뢰 실행 환경(TEE) 솔루션 지원, 물리 메모리 보호(PMP) 구역 최대 64개까지 가능
파이프라인 9스테이지 슈퍼스칼라 순차적 파이프라인, 2채널 복호화
분기 예측기 L0_BTB, BTB, IJTB,BHT, RAS, Loop Buffer
L1 명령어 캐시(L1 I$) 사이즈 옵션 설정(8KB - 64KB), ECC 옵션
L1 데이터 캐시(L1 D$) 사이즈 옵션 설정(8KB - 64KB), ECC 옵션
프라이빗 L2 캐시 (Private L2$) 사이즈 옵션 설정(128KB - 512KB), ECC 옵션
종단 레벨 캐시 공유 (Cluster LLC) 사이즈 옵션 설정(512KB-4MB), ECC 옵션
메모리 관리 장치 SV39, ITLB, DTLB
인터럽트 CLINT, PLIC
디버그 추적 디버그 모듈(Debug module) JTAG 지원
추적 모듈(Trace module) RISC-V 표준의 E-Trace 지원
 버스 포트 1.메모리 포트(Memory Port):128-bit AXI 마스터 포트
2.주변 장치 포트(Peripheral Port):128-bit AXI 마스터 포트
3.프론트 포트(Front port) :128-bit AXI 슬레이브 포트

프리세일즈
지원

AS 서비스

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