특성 | 설명 | ||||
명령어 집합 아키텍처 | RISC-V 32-bit IMACB(F)(P)_Zicsr_Zifencei_Zicbom | ||||
모드 | 기계 모드(Machine-mode) 및 유저 모드(User-mode) 지원 | ||||
보안 | Smepmp지원, 0-16개 물리 메모리 보호 구역(PMP Region)옵션 | ||||
파이프라인 | 3스테이지 파이프라인 | ||||
프로세서 메모리 | TIM0 및 TIM1,사이즈 모두 설정 가능(0KB-128MB) | ||||
L1 명령어 캐시 (L1 I$) | 사이즈 설정 가능(4KB-128KB) | ||||
L1 데이터 캐시 (L1 D$) | 사이즈 설정 가능(4KB-128KB) | ||||
인터럽트 | CLIC 인터럽트 컨트롤러, 496개 인터럽트 요청 지원, 마스크 불가능 인터럽트(NMI)지원 | ||||
디버그 | 디버그 모듈(Debug module)JTAG/cJTAG 지원 추적 모듈(Trace module) RISC-V N-Trace 지원 |
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버스 포트 | 1. 명령어 캐시 포트(ICache Port):32-bit AHB-Lite 마스터 포트 2. 데이터 캐시 포트(Dcache Port):32-bit AHB-Lite 마스터 포트 3. 주변 장치 포트(Peripheral Port):32-bit AHB-Lite 마스터 포트 4. 프론트 포트(Front Port): 32-bit AHB-Lite 슬레이브 포트 |