S500A-ESWIN Computing

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S500A

RISC—V ベースの64ビットアーキテクチャIP

S500A:

奕斯偉計算の S500A 64ビット機能安全プロセッサは、高効率を備えた64ビットRISC-V車載規格対応CPU IP製品です。

S500をベースに設計されており、ASIL-B 機能安全基準に準拠しています。

自社開発の9段パイプライン・デュアルイシューアーキテクチャを採用し、最大4コア構成およびSMPに対応。

Androidプラットフォームの要件を満たすためにRVA23プロファイルに準拠。

Hypervisorモードに対応しており、仮想化機能を実現可能。

信頼できる実行環境に対応し、システムセキュリティ要件を満たします。

E-Trace/N-Trace（オプション）による高度なデバッグ機能をサポートし、機能検証に有用です。

ECC保護に対応しており、ハードウェアレベルのセキュリティ要求も満たします。

高いエネルギー効率と幅広い応用分野への適用性を持ち、モバイル端末、ディスプレイ機器、AIoTエッジコンピューティング、ネットワーク機器、ベースバンド通信、車載用途などに活用可能です。

特徴

特徴		説明
命令セットアーキテクチャ		RVA23＋ベクトル暗号（Vector Crypto）に対応
マルチコア		シングルコア、デュアルコア、4コアから選択可能
動作モード		マシンモード（Machine-mode）、ハイパーバイザモード（Hypervisor-mode）、スーパーバイザモード（Supervisor-mode）、ユーザモード（User-mode）に対応
セキュリティ		ESWINの信頼実行環境（TEE）ソリューションに対応、物理メモリ保護（PMP）は最大64領域までサポート
暗号処理		スカラおよびベクトル型のハードウェア暗号化／復号化モジュール（オプション）に対応
パイプライン		9段スーパースカラ順序実行パイプライン、2命令同時デコード
分岐予測器		L0_BTB、BTB、IJTB、BHT、RAS、ループバッファ（Loop Buffer）に対応
L1命令キャッシュ（L1 I$）		容量選択可能（8KB、16KB、32KB、64KB）、ECC（誤り訂正）オプションあり
L1データキャッシュ（L1 D$）		容量選択可能（8KB、16KB、32KB、64KB）、ECCオプションあり
クラスタ共有最終キャッシュ（LLC）		容量選択可能（512KB〜4MB）、ECCオプションあり
メモリ管理ユニット（MMU）		SV39、ITLB、DTLB に対応
割り込み制御		CLINT、PLIC に対応
デバッグ／トレース		デバッグモジュール：JTAG対応トレースモジュール：RISC-V標準のE-Trace/ N-Traceに対応
バスインタフェース		1. メモリポート：128ビットAXIマスターインターフェース 2. ペリフェラルポート：128ビットAXIマスターインターフェース 3. フロントポート：128ビットAXIスレーブインターフェース
ベクトル拡張		RVV1.0 に対応
CoreMark（CoreMarks/MHz）		6.27
Dhrystone-Legla（DMIPS/MHz）		2.90

S500A データマニュアルダウンロード

ファイル形式: PDF | ファイルサイズ: 505.04 KB

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